雜質(zhì)半導(dǎo)體    在本征半導(dǎo)體中，如果摻入微量的雜質(zhì)(某些特殊元素)，將使摻雜后的半導(dǎo)體(雜質(zhì)半導(dǎo)體)的導(dǎo)電能力顯著改變。根據(jù)摻入雜質(zhì)性質(zhì)的不同，雜質(zhì)半導(dǎo)體分為電子型半導(dǎo)體(N型)和空穴型半導(dǎo)體(P型)兩大類。

1.N型半導(dǎo)體

若在純凈的硅晶體中摻入微量的五價元素(如磷)，這樣，硅原子占有的某些位置會被摻入的微量元素(如磷)原子所取代。而整個晶體結(jié)構(gòu)基本不變。磷原子與硅原子組成共價鍵結(jié)構(gòu)只需四個價電子，而磷原子的外層有五個價電子，數(shù)字ic設(shè)計用到哪些電腦軟件，多余的那個價電子不受共價鍵束縛，只需獲得很少的能量就能成為自由電子。由此可見，數(shù)字ic 設(shè)計流程，摻入一個五價元素的原子，就能提供一個自由電子。必須注意的是，產(chǎn)生自由電子的同時并沒有產(chǎn)生空穴，但由于熱運動原有的晶體仍會產(chǎn)生少量的電子空穴對。所以，只要在本征半導(dǎo)體中摻入微量的五價元素，就可以得到大量的自由電子，且自由電子數(shù)目遠比摻雜前的電子空穴對數(shù)目要多得多。

這種以自由電子導(dǎo)電為主要導(dǎo)電方式的雜質(zhì)半導(dǎo)體稱為電子型半導(dǎo)體，簡稱N型半導(dǎo)體。N型半導(dǎo)體中存在著大量的自由電子，這就提高了電子與空穴的復(fù)合機會，相同溫度下空穴的數(shù)目比摻雜前要少。所以，在N型半導(dǎo)體中，電子是多數(shù)載流子(簡稱多子)，空穴是少數(shù)載流子(簡稱少子)。N型半導(dǎo)體主要靠自由電子導(dǎo)電，摻入的雜質(zhì)濃度越高，自由電子數(shù)目越大，嵌入式和ic數(shù)字設(shè)計，導(dǎo)電能力也就越強。

在N型半導(dǎo)體中，一個雜質(zhì)原子提供一個自由電子，當(dāng)雜質(zhì)原子失去一個電子后，就變?yōu)楣潭ㄔ诰Ц裰胁荒芤苿拥恼x子，但它不是載流子。因此，N型半導(dǎo)體就可用正離子和與之?dāng)?shù)量相等的自由電子去表示。

具體的測試條件和估算結(jié)果可參考以下標(biāo)準(zhǔn)：

JESD22-A108-AEAJED- 4701-D101②HTOL/ LTOL：高/低溫操作生命期試驗（High/ Low Temperature Operating Life ）

目的: 評估器件在超熱和超電壓情況下一段時間的耐久力

測試條件: 125℃，1.1VCC， 動態(tài)測試

失效機制：電子遷移，氧化層，相互擴散，不穩(wěn)定性，離子玷污等

參考標(biāo)準(zhǔn)：

125℃條件下1000 小時測試通過IC 可以保證持續(xù)使用4 年，2000 小時測試持續(xù)使用8年；150℃ 1000小時測試通過保證使用8年，2000小時保證使用28年。

具體的測試條件和估算結(jié)果可參考以下標(biāo)準(zhǔn)

MIT-STD-883E Method 1005.8

JESD22-A108-A

二、環(huán)境測試項目（Environmental test items）

PRE-CON， THB， HAST， PCT， TCT， TST， HTST， Solderability Test，Solder Heat Test

①PRE-CON:預(yù)處理測試（ Precondition Test ）

目的: 模擬IC在使用之前在一定濕度，溫度條件下存儲的耐久力，也就是IC從生產(chǎn)到使用之間存儲的可靠性。

測試流程（Test Flow）:

Step 1:超聲掃描儀 SAM (Scanning Acoustic Microscopy)

Step 2: 高低溫循環(huán)（Temperature cycling ）-40℃(or lower) ~ 60℃(or higher) for 5 cycles to simulate shipping conditi

Step 3:烘烤（ Baking ）At minimum 125℃ for 24 hours to remove all moisture from the package

Step 4: 浸泡（Soaking ）

1、需求分析與規(guī)格制定

對市場調(diào)研，弄清需要什么樣功能的芯片。

芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司提出的設(shè)計要求，包括芯片需要達到的具體功能和性能方面的要求。

　　2、架構(gòu)設(shè)計與算法設(shè)計

根據(jù)客戶提出的規(guī)格要求，對一些功能進行算法設(shè)計，拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。

      3、HDL編碼

　　使用硬件描述語言（VHDL，Verilog HDL）分模塊以代碼來描述實現(xiàn)，RTL coding，linux環(huán)境下一般用Gvim作為代碼編輯器。

　　4、功能

驗證就是檢驗編碼設(shè)計的正確性。不符合規(guī)格要重新設(shè)計和編碼。設(shè)計和驗證是反復(fù)迭代的過程，直到驗證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。該部分稱為前。

　　5、邏輯綜合――Design Compiler

　　驗證通過，進行邏輯綜合。邏輯綜合就是把HDL代碼翻譯成門級網(wǎng)表netlist。

綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，數(shù)字ic設(shè)計，時序等目標(biāo)參數(shù)上達到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做驗證（這個也稱為后）

邏輯綜合工具：Synopsys的Design Compiler，工具選擇上面的三種工具均可。

　　6、靜態(tài)時序分析——STA

Static Timing Analysis（STA），靜態(tài)時序分析，驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎(chǔ)知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。